8086/8088CPU与慢速的存储器或I/O接口之间为了使速度能匹配，有时需要在（）状态之间插入若干个等待周期Tw

CPU与存储器或I/O之间是通过总线传送指令和操作数 CPU与存储器或I/O之间是通过数据总线传送操作数和（） 主存储器和CPU之间增加高速缓冲存储器的目的是() 主存储器和CPU之间增加高速缓冲存储器的目的是（）。 主存储器和CPU之间增加调整缓冲存储器的目的是（　　）。 外设的工作速度要比CPU及存储器慢许多，为此要设计能使其与CPU及存储器能协同工作的部件，这个协同设计就是接口。 主存储器和CPU之间增加高速缓冲存储器（Cache）的目的是 PLC由CPU、存储器、基本I/O模块、I/O扩展接口、外设接口、（）组成 PLC是由CPU模块、I/O接口、电源、存储器等组成（） 外部存储器不能直接与CPU或I/O设备交换信息。() 存储器与CPU连接时要考虑()。 计算机的内存储器与外存储器相比，内存储器（1）。内存储器可与CPU和ROM。空白（3）处应选择（） 计算机的内存储器与外存储器相比，内存储器（1）。内存储器可与CPU和ROM。空白（2）处应选择（） 在CPU与主存之间设置高速缓冲存储器Cache，其目的是为了（） 在CPU与主存之间设置高速缓冲存储器Cache，其目的是为了（） CPU访问存储器的时间是由存储器的容量决定的，存储容量与越大，访问存储器所需的时间越长 CPU访问存储器的时间是由存储器的容量决定的，存储容量与越大，访问存储器所需的时间越长（） 主存储器与CPU的速度匹配。 主存储器和CPU之间增加Cache的目的是（）。 在主存和CPU之间增加cache存储器的目的是