在VHDL中，用语句()表示检测clock的下降沿。
A. clock’EVENT
B. clock’EVENT AND clock=‘2’
C. clok=‘1’
D. clock’EVENT AND clock=‘1’
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在VHDL中，用语句()表示检测clock的下降沿。
A.clock’EVENT B.clock’EVENT AND clock=‘2’ C.clok=‘1’ D.clock’EVENT AND clock=‘1’
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